Étape 3: Créer le module diviseur d’horloge
J’ai utilisé le fichier fourni original appelé clkgen. Nous permet de créer deux horloges différentes retard – arrêt compteur horloge et segment 4 chiffre sept affichent horloge de rafraîchissement. La primitive de tampon d’horloge mondiale est également utilisée pour maintenir le faible inclinaison. Vous pouvez trouver les détails primitifs à Xilinx Vivado tutoriel. La vitesse d’horloge de Basys 3 est 100MHz, donc j’ai modifié le pour nombre de boucles pour s’assurer de garder l’heure à 0,1 seconde.
J’ai parlé de l’exemple de Verilog apprendre par exemple pour calculer la pour nombre de boucles
Comment calculer la pour nombre de boucles ?
BASYS 3 dispose d’une horloge de 100 MHz ce qui signifie que le cycle de l’horloge se répète M 100 fois par seconde. Pour créer un délai 0.1 secondes, nous multiplions l’horloge avec l’heure requise : 100 MHz * 0,1 sec = 10000000. Si le cycle d’horloge est répété 10M fois en 0,1 seconde. Ensuite, nous calculons la taille du Registre qui contiendra ce chef d’accusation. Supposons que,
2exp(x) = 10000000
log 2exp(x) = log 10000000 (x)
x ~ 26, donc une variable de Registre bit 27 large vecteur peut contenir le nombre.